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      datasheet

      ESD理论大科普

      2019-05-23来源: EEWORLD关键字:ESD

      一直想给大家讲讲ESD理论,很经典。但是由于理论性太强,如果前面那些器件理论以及理论不懂的话,这个大家也不要浪费时间看了。任何理论都是一环套一环的,如果你不会画鸡蛋,注定了你就不会画大?#39304;?br/>


      静电放电(ESD: Electrostatic Discharge),应该是造成所有电子元器件或集成电路系统造成过度电应力(EOS: Electrical Over Stress)?#33529;?#30340;主要元凶。因为静电通常瞬间电压非常高(>几千伏),所以这种损伤是毁灭性和永久性的,会造成电路直?#30001;?#27585;。所以预防静电损伤是所有IC设计和制造的头号难题。


      静电,通常都是人为产生的,如生产、组装、测试、存放、搬运等过程中都有可能使得静电累积在人体、仪器或设备中,甚至元器件本身?#19981;?#32047;积静电,当人们在不知情?#37027;?#20917;下使这些带电的物体接触就会形成放电路径,瞬间使得电子元件或系统遭到静电放电的损坏(这就是为什么以前修电脑都必须要配戴静电环?#24615;?#24037;作桌上,防止人体的静电损伤芯片),如同云层中储存的电荷瞬间击穿云层产生剧烈的闪电,会把大地劈开一样,而且通常都是在雨天来临之际,因为空气湿度大易形成导电通到。

      那么,如何防止静电放电损?#22235;兀?br/>


      首先?#27604;?#25913;变坏境从源头减少静电(比如减少摩擦、少穿羊毛类毛衣、控制空气?#29575;?#24230;等),?#27604;?#36825;不是我们今天讨论的重点。我们今天要讨论的时候如何在电路里面涉及保护电路,当外界?#33455;?#30005;的时候我们的电子元器件或系统能够自我保护避免被静电损坏(其实就是安装一个避雷 针)。这也是很多IC设计和制造业者的头号难题,很多公司有专门设计ESD的团队,今天我就和大家从最基本的理论讲起逐步讲解ESD保护的原理及注意点, 你会发现前面讲的PN结/二极管、三极管、MOS管、全都用上了……


      以前的专题讲解PN结二极管理论的时候,就讲过二极管有一个特性:正向导通反向截止(不记得就去翻前面的课程),而且反偏电压继续增加会发生雪崩击穿(Avalanche Breakdown)而导通,我们称之为钳位二极管(Clamp)。这正是我们设计静电保护所需要的理论基础,我们就是利用这个反向截止特性让这个?#26376;?#22312;正常工作时处于断开状态,而外界?#33455;?#30005;的时候这个?#26376;?#20108;极管发生雪崩击穿而形成?#26376;?#36890;路保护了内部电路或者栅极(是不是类似家里水槽有个溢水口,防止水龙头忘关了导致整个卫生间水灾)。


      那么问题来了,这个击穿了这个保护电路是不是?#32479;?#24213;死了?难道是一次性的?


      答案?#27604;?#19981;是。PN结的击穿分两种,?#30452;?#26159;电击穿和热击穿,电击穿指的是雪崩击穿(低浓度)?#25512;?#32435;击穿(高浓度),而这个电击穿主要是载流子碰撞电离产生新的电子-空穴对(electron-hole),所以它是可?#25351;?#30340;。但是热击穿是不可?#25351;?#30340;,因为热量聚集导致硅(Si)被熔融烧毁了。所以我们需要控制在导通的瞬间控制电流,一般会在保护二极管再串联一个高电阻,另外,大家是不 是可以举一反三理解为什么ESD?#37027;?#22495;是不能form Silicide的?还有给大家一个理论,ESD通常都是在芯片输入端的Pad旁边,不能在芯片里面,因为我们总是希望外界的静电需要第一时间泄?#35834;?#21543;, 放在里面会有延迟的(关注我前面解剖的那个芯片PAD旁边都有二极管。甚至有放两级ESD的,达到双重保护的目的。



      在讲ESD的原理和Process之前,我们先讲下ESD的标?#23478;?#21450;测试方法,根据静电的产生方式以及对电路的损伤模?#35762;?#21516;通常分为?#38393;?#27979;试方式: 人体放电模式(HBM: Human-Body Model)、机器放电模式(Machine Model)、元件充电模式(CDM: Charge-Device Model)、电场感应模式(FIM: Field-Induced Model),但是业界通常使用前两种模式来测试(HBM, MM)。


      人体放电模式(HBM)


      ?#27604;?#23601;是人体摩擦产生了电荷突然碰到芯片?#22836;?#30340;电荷导致芯片烧毁击穿,秋天和别人触碰经常触电就是这个原因。业界对HBM的ESD标?#23478;?#26377;迹可循(MIL- STD-883C method 3015.7,等效人体电容为100pF,等效人体电阻为1.5Kohm),或者国际电子工业标准(EIA/JESD22-A114-A)也有规定,看你要follow哪一份了。如果是MIL-STD-883C method 3015.7,它规定小于<2kV的则为Class-1,在2kV~4kV的为class-2,4kV~16kV的为class-3。

      机器放电模式(MM)


      ?#27604;?#23601;是机器(如robot)移动产生的静电触碰芯片时由pin脚?#22836;牛?#27425;标准为EIAJ-IC-121 method 20(或者标准EIA/JESD22-A115-A),等效机器电阻为0 (因为金属),电容依旧为100pF。由于机器是金属且电阻为0,所以放电时间很短,?#36127;?#26159;ms或者us之间。但是更重要的问题是,由于等效电阻为0,所以电流很大,所以即使是200V的MM放电也比2kV的HBM放电的危害大。而?#19968;?#22120;本身由于有很多导线互相会产生耦合作用,所以电流会随时间变化而干扰 变化。

      ESD的测试方法类似FAB里面的GOI测试,指定pin之后先给他一个ESD电压,?#20013;?#19968;段时间后,然后再回来测试电性看看是否损坏,没问题再去加一个step的ESD电压再?#20013;?#19968;段时间,再测电性,如此反复直至击穿,此时的击穿电压为ESD击穿的临界电压(ESD failure threshold Voltage)。通常我们都是给电路打三次电压(3 zaps),为了降低测试周期,通常起始电压用标准电压的70% ESD threshold,每个step可以根据需要自己调整50V或者100V。


      (1). Stress number = 3 Zaps. (5 Zaps, the worst case)

      (2). Stress step


      ΔVESD = 50V(100V) for VZAP <=1000V
      ΔVESD = 100V(250V, 500V) for VZAP > 1000V

      (3). Starting VZAP = 70% of averaged ESD failure threshold (VESD)


      另外,因为每个chip的pin脚很多,你是一个个pin测试还是组合pin测试,所以会分为几种组合:I/O-pin测试(Input and Output pins)、pin-to-pin测试、Vdd-Vss测试(输入端到输出端)、Analog-pin。


      1. I/O pins


      就是?#30452;?#23545;input-pin和output-pin做ESD测试,而且电荷有正负之分,所以?#20852;闹?#32452;合:input+正电荷、input+负电荷、output+正电荷、output+负电荷。测试input时候,则output?#25512;?#20182;pin全部浮接(floating),反之亦然。

      2.pin-to-pin测试


      静电放电发生在pin-to-pin之间形成回路,但是如果要每每两个脚测试组合太多,因为任何的I/O给电压之后如果要对整个电路产生影响一定是先经过VDD/Vss才能对整个电路供电,所以改?#21450;?#21017;用某一I/O-pin加正或负的ESD电压,其他所有I/O一起接地,但是输入和输出同时浮接(Floating)。


      3.Vdd-Vss之间静电放电


      静电放电发生在pin-to-pin之间形成回路,但是如果要每每两个脚测试组合太多,因为任何的I/O给电压之后如果要对整个电路产生影响一定是先经过VDD/Vss才能对整个电路供电,所以改?#21450;?#21017;用某一I/O-pin加正或负的ESD电压,其他所有I/O一起接地,但是输入和输出同时浮接(Floating)。


      4.Analog-pin放电测试


      因为模拟电路很多差?#30452;?#23545;(Differential Pair)或者运算放大器(OP AMP)都是有两个输入端的,防止一个损坏导致差?#30452;?#23545;或运算失效,所以需要单?#38647;鯡SD测试,?#27604;?#23601;是只针对这两个pin,其他pin全部浮接(floating)。


      好了,ESD的原理和测?#22278;?#20998;就讲到这里了,下面接着讲Process和设计上的factor随着摩尔定律的进一步缩小,器件尺寸越来?#21483;。?#32467;深越来越?#24120;珿OX越来越薄,所以静电击穿越来越容易,而?#20197;贏dvance制程里面,Silicide引入?#19981;?#35753;静电击穿变得更加尖锐,所以?#36127;?#25152;有的芯片设计?#23478;?#20811;服静电击穿问题。


      静电放电保护可?#28304;覨AB端的Process解决,也可?#28304;覫C设计端的Layout来设计,所以你会看到Prcess有一个ESD的option layer,或者Design rule里面有ESD的设计规则可供客户选择等等。?#27604;?#26377;些客户?#19981;?#33258;己根据SPICE model的电性通过layout来设计ESD。


      1、制程上的ESD


      要么改变PN结,要么改变PN结的负载电阻,而改变PN结只能靠ESD_IMP了,而改变与PN结的负载电阻,就是用non-silicide或者串联电阻的方法了。


      1)Source/Drain的ESD implant


      因为我们的LDD结构在gate poly两边很容易形成两个浅结,而这个浅结的尖角电场比较集中,而且因为是浅结,所以它与Gate比较近,所以受Gate的末端电场影响比较大,所以这样的LDD尖角在耐ESD放电的能力是比较差的(<1kV),所以如果这样的Device用在I/O端口,很容造成ESD损伤。所以根据这个理论,我们需要一个单独的器件没有LDD,但是需要另外一道ESD implant,打一个比较深的N+_S/D,这样就可以让那个尖角变圆而且离表面很远,所以可以明显提高ESD击穿能力(>4kV)。但是这样的 话这个额外的MOS的Gate就必须很长防止穿通(punchthrough),而且因为器件不一样了,所以需要单独提取器件的SPICE Model。

      2) 接触孔(contact)的ESD implant


      在LDD器件的N+漏极的孔下面打一个P+的硼,而且深度要超过N+漏极(drain)的深度,这样就可以让原来Drain的击穿电压降低(8V-->6V),所以可以在LDD尖角发生击穿之前先从Drain击穿导走从而保护Drain和Gate的击穿。所以这样的设计能够保持器件尺寸不变,且MOS结构没有改变,故不需要重新提取SPICE model。?#27604;?#36825;种智能用于non-silicide制程,否则contact你也打不进去implant。


      3) SAB (SAlicide Block)

      一般我们为了降低MOS的互连电容,我们会使用silicide/SAlicide制程,但是这样器件如果工作在输出端,我们的器件负载电阻变低,外

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      关键字:ESD

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